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第三章 单元测试

1、单选题：
VHDL常用的库是（ ）标准库．
选项：
A:IEEE

B:PACKAGE

C:STD

D:WORK

答案:

2、单选题：
在下列标识符中，（ ）是VHDL合法标识符．
选项：
A:h_adde4_

B:4h_adde

C:h_adder_4

D:_h_adde

答案:

3、单选题：
VHDL程序中的中间信号必须在__________中定义，变量必须在__________中定义．（ ）
选项：
A:结构体 结构体

B:进程 进程
C:结构体 进程
D:实体 进程
答案:

4、单选题：
在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部变量，（ ）事先声明．
选项：
A:其属性要

B:必须
C:不必
D:其类型要
答案:

5、单选题：
在VHDL的并行语句之前，可以用（ ）来传送往来信息．
选项：
A:信号
B:常量

C:变量
D:变量和信号
答案:

6、单选题：
在VHDL中，条件信号赋值语句WHEN_ELSE属于（ ）语句．
选项：
A:并行
B:顺序
C:任意

D:并行兼顺序
答案:

7、单选题：
在元件例化（COMPONENT）语句中，用（ ）符号实现名称映射，将例化元件端口声明语句中的信号名与PORT MAP（）中的信号名关联起来．
选项：
A:＝
B:：＝
C:＝＞

D:＜＝
答案:

8、单选题：
一个项目的输入输出端口是定义在( )。
选项：
A:结构体中
B:进程体

C:实体中
D:任何位置
答案:

9、单选题：
描述项目具有逻辑功能的是( ) 。
选项：
A:进程

B:实体
C:配置
D:结构体
答案:

10、单选题：
关键字ARCHITECTURE定义的是( ) 。
选项：
A:进程
B:结构体
C:配置

D:实体
答案:

第四章 单元测试

1、单选题：
Quartus II是哪个公司的软件（ ） 。
选项：
A:ALTERA
B:LATTICE
C:ATMEL
D:XILINX

答案:

2、单选题：
Quartus II的设计文件不能直接保存在（ ）。
选项：
A:系统默认路径
B:硬盘根目录
C:用户自定义工程目录

D:项目文件夹
答案:

3、单选题：
使用Quartus II工具软件建立仿真文件，应采用（ ）方式．
选项：
A:文本编辑
B:波形编辑

C:符号编辑
D:图形编辑
答案:

4、单选题：
建立设计项目的菜单是（ ）．
选项：
A:“File”“New ”
B:“Project”“New Project Wizard”
C:“File”“New Project Wizard”

答案:

5、单选题：
在Quartus II集成环境下为图形文件产生一个元件符号的主要用途是（ ）．
选项：
A:仿真
B:编译
C:被高层次电路设计调用

D:综合
答案:

6、单选题：
执行Quartus II的（ ）命令，可以对设计电路进行功能仿真或者时序仿真．
选项：
A:Create Default Symbol

B:Start Simulation

C:Timing Analyzer

D:Compiler

答案:

7、单选题：
Quartus II的图形设计文件类型是（ ）．
选项：
A:. scf
B:. bdf
C:. v

D:. vhd
答案:

8、单选题：
Quartus II是（ ）
选项：
A:硬件描述语言
B:综合软件

C:EDA工具软件
D:高级语言
答案:

9、单选题：
使用Quartus II工具软件实现原理图设计输入，应采用（ ）方式．
选项：
A:符号编辑
B:波形编辑

C:模块/原理图文件
D:文本编辑
答案:

10、单选题：
一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为（ ）．
选项：
A:设计输出
B:设计结构

C:设计实体
D:设计输入
答案:

第五章 单元测试

1、单选题：
补全以下VHDL程序。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder_3_to_8 IS    PORT (a,b,c,g1,g2a,g2b:IN STD_LOGIC;          y:OUT STD_LOGIC_VECTOR (7 DOWNTO 0));END decoder_3_to_8;ARCHITECTURE rtl OF decoder_3_to_8 IS     SIGNAL indata:(     );BEGIN       indata <= c & b & a;PROCESS (indata,g1,g2a,g2b)

……                   END IF;

END PROCESS;

选项：
A:std_logic_vector(4 downto 0)
B:std_logic_vector(3 downto 0)
C:std_logic_vector(1 downto 0)
D:std_logic_vector(2 downto 0)
答案:

2、单选题：
补全以下VHDL程序.Library ieee;Use ieee.std_logic_1164.all;entity qk_11 isport( a,b,c,d,en:in std_logic;      s:in std_logic_vector(1 downto 0);      op:out std_logic );end qk_11;architecture ar_1 of qk_11 is    signal f:(        );beginf<=en&s;  with f select     op<=a when “100”,         b when “101”,         c when “110”,         d when others; end ar_1;

选项：
A:std_logic_vector(4 downto 0)
B:std_logic_vector(1 downto 0)
C:std_logic_vector(3 downto 0)
D:std_logic_vector(2 downto 0)
答案:

3、单选题：
补全以下D触发器VHDL程序。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY dff IS  PORT(CLK:IN STD_LOGIC;       D:IN STD_LOGIC;       Q:OUT STD_LOGIC);END dff;ARCHITECTURE bhv OF dff ISBEGIN PROCESS(_______)  BEGIN    IF CLK’EVENT AND CLK=’1′ THEN       Q<=D;    END IF; END PROCESS;END bhv;

选项：
A:CLK
B:D
C:Q
D:dff
答案:

4、单选题：
选出对于有下划线语句解释正确的释义（  ）Library ieee;Use ieee.std_logic_1164.all;  定义元件库             entity qk_11 isport( a,b,c,d,en:in std_logic;      s:in std_logic_vector(1 downto 0);         op:out std_logic );end qk_11;architecture ar_1 of qk_11 is    signal f:std_logic_vector(2 downto 0);beginf<=en&s;      process (f)     begin      case f is           when”100″=>op<=a;          when”101″=>op<=b;          when”110″=>op<=c;          when others=>op<=d;end case;end process;end ar_1;

选项：
A:输入信号s是两位的输入总线
B:敏感信号f的变化将启动进程 process;
C:其他情况，将输入信号d赋值给op;
D:将输入信号en和s连接赋值给f
答案:

5、单选题：
补全以下二选一VHDL程序

Entity mux is

port(d0,d1,sel:in bit;

q:out bit);

end mux;

architecture connect of mux is

signal tmp1,tmp2,tmp3:bit;

begin

cale:block

begin

tmp1<=d0 and sel;

tmp2<=d1 and (not sel)

tmp3<= tmp1 and tmp2;

q <= tmp3;

end block cale;   end        ;

选项：
A:PROCESS
B:MUX
C:CONNECT
D:BLOCK
答案: